【三星CXL 3.1内存量产推迟至明年】 三星电子推迟基于CXL（高速互联标准）3.1的内存模组（CMM-D 3.0）量产计划，主要原因是英特尔、AMD等厂商搭载CXL 3.1的中央处理器（CPU）上市进度延后。 业内消息显示，三星电子现阶段将持续量产基于CXL 2.0标准的内存模组CMM-D 2.0。公司原计划于今年6月推进CMM-D 3.0客户样品试制工作，现已推迟相关日程。 业内相关人士表示：“企业优先扩产CXL 2.0以匹配当下市场需求，叠加CXL 3.1产业生态尚未搭建完成，市场规模化落地时间延后。今年第四季度CXL 3.1产品产出将以样品测试为主要目的，正式大规模量产预计推迟至明年。” CXL是基于PCIe（高速串行计算机扩展总线标准）接口的互联技术。二者数据传输协议存在差异，但物理接口、传输带宽性能保持一致。其中CXL 3.1适配PCIe 6.0，CXL 2.0则依托PCIe 5.0实现传输。若要实现PCIe 6.0完整性能，服务器CPU、图形处理器（GPU）、固态硬盘（SSD）、主板等配套硬件缺一不可，但目前绝大多数支持PCIe 6.0的零部件均未正式上市。 相关业内人士解释：“英特尔与AMD均尚未推出支持PCIe 6.0的CPU，只有英特尔Diamond Rapids、AMD Genoa Venice等新一代平台供货后，服务器厂商才能全面导入CXL 3.1方案。”英特尔面向服务器的Diamond Rapids处理器上市时间，已从今年下半年推迟至明年二、三季度。 AMD Genoa Venice处理器定于今年下半年推出，目前工程样品（ES）已向各大头部企业交付。三星电子计划在今年9月之后，产出适配Genoa Venice平台验证的CMM-D 3.0样品，待通过客户质量验证后启动量产，量产时点锁定明年一季度。 三星电子最初规划于去年年末对外发布相关样品。三星电子常务宋泽相曾在去年10月美国圣何塞开放计算项目（OCP）全球峰会上表态：“2025年第四季度，我们将推出业内首款符合CXL 3.1标准的CMM-D产品。” 行业分析认为，通用DRAM内存模组、高带宽内存（HBM）需求集中爆发，市场对CXL赛道关注度有所降温，再叠加CXL 3.1生态建设进度不及预期，多重因素促使三星电子延后量产计划。 CXL协议通过引入内存一致性、缓存共享等创新机制，为现代计算架构带来了显著优势。其主要技术特点包括：一是高带宽与低延迟，依托PCIe物理层实现内存级访问性能，有效扩展内存带宽与容量；二是支持内存池化与共享，允许多台服务器动态调度或共同访问同一内存资源，提升整体利用率；三是具备良好的协议兼容性，可无缝衔接现有PCIe生态，降低系统升级与部署成本；四是支持异构计算协同，能够高效连接CPU、GPU、加速器及内存扩展设备，为AI等数据密集型场景提供统一的高性能互联底座。 短期来看，CXL技术将向两大方向演进，一是CXL Memory Pooling（内存池化）：跨服务器动态调度内存资源，结合AI算法实现智能分配，提高系统整体内存利用率。二是CXL Memory Sharing（内存共享）：CXL可以使不同服务器访问同一片内存区域，从而达成数据共享，搭配合理的系统设计方案，可以避免网络传输带来的开销，进而提升系统性能。 长期来看，CXL有望推动数据中心架构的根本性变革，使其从以计算为中心逐步演进至以内存/存储为中心，帮助AI开发者以更低成本、更高效率完成大模型的训练与部署。 （来源：半导纵横） （原文标题：三星CXL 3.1内存量产推迟至明年）